Тайваньский контрактный чипмейкер TSMC раскрыл дополнительные сведения о своих планах по развитию новых технологических процессов. В ближайшие годы нас ожидают 3-нм узел N3 и его улучшенный вариант N3E, а также 2-нм N2.

Технология TSMC N3 обеспечит комплексное масштабирование по сравнению с N5. Говорится об увеличении плотности транзисторов в 1,7 раз, при одновременном росте производительности (10–15%) и энергоэффективности (25–30%). Но за эти преимущества придется заплатить кратной сложностью. Увеличится количество слоев EUV-литографии и количество этапов, необходимых для получения готовой пластины.

«Рисковое производство N3 запланировано на 2021 год, а серийный выпуск начнется во второй половине 2022 года, — рассказал  Си-Си Вей (C.C. Wei), генеральный директор TSMC. — Таким образом, можно ожидать, что основная выручка от N3 начнет поступать в первом квартале 2023 года».

«Мы также представили узел N3E как расширение нашего семейства N3, — продолжил Вей. — N3E будет отличаться улучшенным окном производственного процесса с возросшими характеристиками, мощностью и процентом выхода годной продукции. Массовое производство N3E запланировано годом позже после N3».

Техпроцесс N2 до сих пор оставался загадкой. Ранее чипмейкер публично рассмотрел возможность использования транзисторов GAAFET (gate-all-around field-effect transistor), но не подтвердил этого окончательно. Глава TSMC ограничился лишь ориентировочными сроками: «Я могу поделиться с вами, что в нашей 2-нм технологии плотность и производительность будут самыми конкурентоспособными в 2025 году», — заявил Вей.